重磅！華為推出「韜定律」 改寫全球半導體規則

5月25日，華為正式發表「韜（τ）定律」，為半導體與電子系統演進提供全新指導原則。預計到2031年，基於該定律的高端芯片晶體管密度有望達到1.4納米製程的同等水平。受此消息影響，A股市場芯片產業鏈午後持續走高，東芯股份、華虹公司、甬矽電子收穫「20CM漲停」，中芯國際、盛美上海、拓荊科技、東微半導等10餘股漲超10%。

蔻町智能聯合創始人、CTO陳秋武告訴記者，在現代信息技術飛速發展的半個多世紀中，半導體產業的繁榮與演進始終圍繞着一個被奉為圭臬的底層邏輯——摩爾定律：通過不斷縮小晶體管的物理尺寸，集成電路在單位面積內能夠容納更多的計算單元，從而實現芯片性能指數級攀升與單位計算成本持續下降。然而，隨着硅基工藝節點向亞納米時代挺進，這一基於「幾何縮微」的單向演進路徑正面臨嚴峻的物理極限和經濟效益雙重挑戰。

在此行業背景下，華為在電氣電子工程師學會於上海舉辦的國際電路與系統研討會上，由公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式推出韜（τ）定律。該定律提出，以「時間（τ）縮微」改寫傳統「幾何縮微」作為半導體產業全新演進核心邏輯，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

多位受訪的行業人士表示，相較於摩爾定律聚焦芯片單一維度的尺寸迭代，韜（τ）定律構建起貫穿器件、電路、芯片到系統層面的多層級協同優化體系。這將強化體系化的能力，而不單是芯片的能力。

「該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升。」何庭波詳解：在器件層面，通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；在電路層面，通過邏輯摺疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度並有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；在芯片層面，通過「軟件、架構、芯片」的全棧軟硬芯協同設計，基於實際工作負載實現指令流和數據流的細粒度控制，提高系統級並行度和效率，大幅降低端到端執行時間；在系統層面，定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

全球計算聯盟秘書處CTO苗福友對韜（τ）定律的創新價值予以高度認可。他表示，當前模塊間通信時延已成為制約高端計算效率的核心因素，傳統以半導體硬件資源數量衡量計算性能的標準，早已不能反映產業實際狀況。而韜（τ）定律突破傳統體系局限，綜合架構創新、Chiplet、先進堆疊等多項前沿技術，從通信時延這一維度重構計算性能評價標準，為行業發展提供了全新思路與重要突破方向。

事實上，韜（τ）定律並非純理論構想，而是經過長期落地驗證的成熟技術體系。何庭波在演講中披露，過去六年，華為基於韜（τ）定律已成功設計和量產381款芯片，廣泛覆蓋千行百業數字化轉型需求。

其中，計劃於2026年秋季推出的麒麟芯片，率先採用邏輯摺疊技術，性能大幅提升。預計到2031年，基於韜（τ）定律的高端芯片晶體管密度將達到1.4納米製程的同等水平。

針對該定律對國內半導體產業鏈的影響，業內人士分析認為，韜（τ）定律將全方位提振國內芯片產業信心，利好全產業鏈發展。短期來看，將直接帶動國內半導體材料、製造、封測等上下游企業發展；長期來看，為國內芯片設計企業規避先進制程受限風險、突破技術瓶頸，提供了全新的可行路徑。同時業內也直言，這條全新演進路徑仍面臨諸多挑戰，該技術體系依託華為長期高強度研發投入與技術積累成型，行業內多數企業難以快速復刻，半導體產業的全新升級之路依舊任重道遠。

對於產業未來發展，何庭波強調開放合作的核心價值：「未來一定屬於開放合作。在半導體演進的路徑上，沒有一家企業可以獨自解答所有答案。在韜（τ）定律的路徑下，我們期待與全球科學家、工程師和產業夥伴緊密合作，共同推動半導體與電子產業持續發展。」

苗福友也指出，目前韜（τ）定律仍處於行業探索初期，尚未形成通用的衡量指標，後續需要匯聚全行業力量共同研討、迭代完善，最終打造成為業界通用的半導體技術評價與演進標準。